在 HotChips 2026 国际高端芯片技术大会上，三星与 SK 海力士集中披露了 HBM4 的下一代技术演进路线。与过往单纯提升 DRAM 速率和堆叠层数不同，新一代 HBM4 全面转向 Base Die 逻辑工艺升级、混合键合 3D 堆叠、EMIB 异构混合封装三大创新方向，行业沿用多年的 HBM 迭代逻辑正在被改写。
背后的驱动力很直接：AI 大模型训练与推理需求持续爆发，算力芯片的性能瓶颈已经从计算单元转向存储带宽。在超高带宽场景下，单纯提升 DRAM 速率会带来信号串扰、功耗激增、时序偏移等问题，二维平面的优化已经无法适配超大算力负载，HBM 成为制约高端 AI 硬件迭代的核心关键。
两大存储巨头在技术路径上出现了明显分化。三星披露其 HBM4/HBM4E 的 Base Die 采用 4nm 逻辑工艺，引脚速率最高达 11.7Gbps，单堆栈带宽可达 3.3TB/s，并把部分内存控制逻辑下沉到 Base Die；SK 海力士则与台积电合作，采用 12nm 逻辑工艺，更注重量产稳定性与超高堆叠架构的适配。两条路线意味着 HBM4 的内部逻辑架构不再统一，为供应链适配与芯片设计迭代增加了新的难度。
把 Base Die 切换到逻辑工艺，带来多重收益：更高的晶体管密度优化了信号完整性与功耗，为翻倍的 I/O 位宽和近存计算提供了硬件空间，让 HBM 不再仅仅作为数据容器。但代价同样显著——HBM 不再是存储厂可以完全闭环的产品，逻辑代工产能、IP 设计能力、跨工艺协同仿真都成了量产约束，设计验证周期拉长，供应链复杂度成倍上升。
封装路线也在走向多元化，台积电 CoWoS 不再是唯一解，混合封装方案登上舞台，堆叠内部键合向混合键合 3D 堆叠过渡。这些变化的共同指向是：HBM 正从单一存储器件，转型为“存储+逻辑+封装+IP+EDA”的一体化系统，技术壁垒从 DRAM 制造延伸至整个半导体产业链。
对下游算力平台而言，HBM 的演进直接影响着高端 GPU 的供给与成本。带宽越高，越能缓解大模型训练和推理中的“内存墙”压力，但供应链复杂度与成本上升，也会传导到算力价格上。如何在高带宽、高成本与供给稳定性之间找到平衡，是算力平台运营方必须面对的现实课题，也是星战科技在 GPU 算力平台资源规划中持续关注的关键变量。
HBM4 被视为技术转折点，它的成败不仅关乎存储与芯片厂商，更关乎整个 AI 算力产业能否持续低成本扩张。存储、逻辑、封装、IP 与软件生态的协同能力，正在成为新的竞争焦点。